PLL: Yes, मुख्य उद्देश्य: Memory, DDR2, इनपुट: SSTL-18, आउटपुट: SSTL-18, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 1:10,
PLL: No, आउटपुट: Clock,
PLL: Yes, मुख्य उद्देश्य: SONET/SDH, Stratum, इनपुट: LVCMOS, आउटपुट: LVCMOS, LVPECL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 11:13,
PLL: Yes, मुख्य उद्देश्य: SONET/SDH, Telecom, इनपुट: LVCMOS, आउटपुट: LVCMOS, LVPECL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 6:5,
PLL: Yes, मुख्य उद्देश्य: 3G, Ethernet, SONET/SDH, इनपुट: LVCMOS, LVDS, LVPECL, आउटपुट: LVDS, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:2,
PLL: Yes, मुख्य उद्देश्य: SONET/SDH, इनपुट: CMOS, आउटपुट: CML, CMOS, सर्किटहरूको संख्या: 2, अनुपात - इनपुट: आउटपुट: 3:3,
PLL: Yes, मुख्य उद्देश्य: Ethernet, SONET/SDH, Telecom, इनपुट: LVCMOS, आउटपुट: LVCMOS, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 11:10,
PLL: Yes, मुख्य उद्देश्य: Ethernet, SONET/SDH, इनपुट: CML, आउटपुट: CML, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:2,
