PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 1:10,
PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:20,
प्रकार: Clock Generator, Fanout Distribution, Zero Delay Buffer, PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: eHSTL, HSTL, LVCMOS, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:20,
PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: EHSTL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 1:10,
प्रकार: Clock Generator, Fanout Distribution, Zero Delay Buffer, PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: eHSTL, HSTL, LVCMOS, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:8,
प्रकार: Clock Generator, Fanout Distribution, Zero Delay Buffer, PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: eHSTL, HSTL, LVCMOS, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:12,
PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: EHSTL, HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:20,
प्रकार: Clock Generator, Fanout Distribution, Zero Delay Buffer, PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: eHSTL, HSTL, LVCMOS, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:16,
प्रकार: Clock Generator, Fanout Distribution, Zero Delay Buffer, PLL: Yes with Bypass, इनपुट: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, आउटपुट: eHSTL, HSTL, LVCMOS, LVTTL, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:4,
PLL: Yes with Bypass, इनपुट: HCSL, HSTL, LVDS, LVPECL, MLVDS, SSTL, आउटपुट: HCSL, HSTL, LVDS, LVPECL, MLVDS, SSTL, सर्किटहरूको संख्या: 1, अनुपात - इनपुट: आउटपुट: 2:10,
